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퀘이사존 컴퓨텍스 2024 특집 기사 바로가기 + Point
▲ 이미지 출처: 인텔
CPU, 그래픽카드, RAM 등 반도체를 이야기할 때 빼놓을 수 없는 용어가 있습니다. 바로 공정(Process)이죠. 14 nm에서 제조했다, 7 nm 제조 공정으로 되어서 성능이 몇 프로가 올랐다, 이번 시리즈는 공정이 별로 경쟁력 있지 않다는 등 공정을 가지고 다양한 이야기가 나오고 있습니다.
그런데 이 공정이 무엇이길래 컴퓨터 하드웨어에서 그렇게 중요한 입지를 갖고 있을까요? 그냥 반도체 설계나 잘해서 성능 올리고 전력 소비를 줄이면 되지 공정이 뭐라고 이렇게까지 첨단 공정 확보에 열을 올릴까요? 반도체 공정이 왜 그렇게 중요한지, 그리고 반도체 공정과 관련된 다양한 기술을 이번 칼럼을 통해 훑어보도록 하겠습니다.
공정이란 단어 자체는 아시는 바와 같이 제품이 완성되기까지 거치는 일련의 작업을 의미합니다. 그런데 반도체에서는 이 공정, 그중에서 더 작은 사이즈로 반도체를 만드는 공정 미세화를 특히 중요시 여기는데요. 크게 두 가지 이유가 있습니다.
첫 번째, 전력 소모와 성능. 더 미세한 공정을 사용하면 개별 트랜지스터 크기가 더 작아집니다. 더 작은 트랜지스터를 쓰게 되면 동일한 면적에 더 많은 트랜지스터를 탑재할 수 있습니다. 더 많은 트랜지스터는 더 많은 작업, 연산을 할 수 있다는 뜻이니 보다 고성능을 얻을 수 있습니다.
그뿐만이 아닙니다. 트랜지스터 크기가 작아지면 통신을 위해 전자가 지나가는 길이가 짧아지는데 이는 더 적은 전력 소모, 더 낮은 전압을 달성할 수 있습니다. 지나는 길이가 짧아지니 불필요하게 낭비되는 누설 전류로 인한 전력 손실, 그로 인한 발열을 줄일 수 있어 이 공정 미세화가 반도체에 있어 중요한 과제가 되고 있습니다.
두 번째, 면적과 가격. 반도체 생산은 웨이퍼(wafer)라는 한 개의 판에서 생산이 되는데, CPU와 GPU를 생산하는데 일반적으로 300mm(12인치) 웨이퍼를 사용합니다. 웨이퍼 크기는 정해져 있는데 공정 미세화를 통해 반도체 칩 크기를 줄일 수 있다면 동일 면적에서 더 많은 제품을 얻을 수 있겠죠. 더 미세한 공정의 가격이 비싸도 이렇게 개별 웨이퍼서 생산되는 제품 수가 늘어나면 규모의 경제를 이용해 최종적으로 제품 단가 하락을 노릴 수 있게 됩니다.
▲ 다이 사이즈가 작으면 웨이퍼당 생산되는 다이가 늘어난다. (이미지 출처: Silicon EDGE)
즉, 공정 미세화는 제품의 성능을 높일 뿐 아니라 저전력, 누설 전류 감소, 규모의 경쟁을 통한 단가 하락 등 여러 이점이 있습니다. 그렇기 때문에 반도체에서 이 미세 공정은 핵심적인 요소이죠. 이러한 반도체 공정의 핵심 영역: 성능, 전력, 면적을 줄여 PPA(Performance, Power, Area)라고 부르곤 합니다.
▲ 트랜지스터 구조의 발전 과정 (이미지 출처: 삼성전자)
공정 미세화와 함께 트랜지스터 구조도 발전해 왔습니다. 평판부터 시작해 오늘날 GAA 구조까지 오게 되었습니다. 제조 공정을 더 미세화하는 것도 중요하지만, 그만큼 더 효율적이고 빠른 트랜지스터도 그에 못지않게 중요하죠. NAND 플래시가 2D 구조에서 밀도 향상 한계에 부딪히면서 3D 구조로 수직 적층을 통해 한계를 극복한 것처럼, 트랜지스터 구조도 이제는 수직 적층을 보고 있습니다.
트랜지스터 작동의 핵심은 게이트(Gate) 전압 조정으로 채널(Channel)을 통해 소스(Source)와 드레인(Drain) 사이 전자를 이동시키는 것입니다. 초기 구조는 평판 트랜지스터(PlanarFET)입니다. 평판 트랜지스터 구조에서는 게이트에 맞닿아 있는 채널이 한 면에만 만들어졌죠.
이 게이트에 맞닿아 있는 채널 길이(혹은 게이트 길이)를 줄이는 것이 당시 공정 미세화에서 최대 과제였습니다. 하지만 평판 트랜지스터 구조에서는 이 길이를 줄이는 것이 한계가 있었습니다. 일정 길이 이상으로 줄이면 소스와 드레인 간 서로 간섭이 생겨 누설 전류 증가, 발열 증가 등의 문제가 있었습니다.
▲ 평판 트랜지스터 구조 (이미지 출처: 삼성전자)
▲ 평판 트랜지스터 (이미지 출처: 삼성전자)
앞서 평판 트랜지스터 구조와 함께 공정 미세화를 하면 역설적으로 성능 하락, 발열 증가의 한계가 있다는 점을 짚어봤습니다. 이 상황을 돌파하려면 기존 평판 구조의 단점을 극복할 새로운 트랜지스터 구조가 필요했습니다.
채널과 게이트가 맞닿는 면적을 평판 2D 면적이 아닌 3D 수직 구조로 제작해 채널 영역을 늘려 더 정밀한 트랜지스터 제어, 동작 전압과 누설 전류 감소를 달성했습니다. 이러한 수직 구조는 모양이 물고기 지느러미(Fin)와 닮았다 하여 핀펫(FinFET)이라고 합니다.
▲ FinFET 구조 (이미지 출처: 삼성전자)
▲ FinFET 트랜지스터 (이미지 출처: 삼성전자)
이러한 핀펫 구조 덕분에 공정은 계속해서 발전할 수 있었지만, 그럼에도 한계는 있었습니다. 4 nm 이하 공정에서는 이 핀펫 구조로 더 이상 전압을 낮추기 어려웠죠. 다시금 새로운 구조가 필요해졌습니다. 여기서 등장한 게 바로 GAA(Gate-All-Around)입니다. 이름에서도 알 수 있듯이 게이트가 채널 모든 면, 4개 면을 모두 감싸는 형태로 만들어 효율을 극대화했습니다.
▲ GAAFET 사진 (이미지 출처: 삼성전자)
이 GAA(GAAFET)는 기존 FinFET이 가지고 있는 여러 한계를 극복할 수 있는 설계로 매우 주목받는 기술입니다. 기존 3면과 맞닿아 있던 핀펫 구조에서 발전해 4면 모두 게이트와 채널이 맞닿게 됩니다. 이를 통해 더 정밀한 트랜지스터 제어, 누설 전류 감소를 달성할 수 있습니다.
거기에 핀펫은 채널 개수를 늘리면 그만큼 면적이 늘어나는 반면, GAA를 통해선 수직으로 늘릴 수 있습니다. 이를 통해 트랜지스터를 더 작은 공간에 집적하는 것이 가능해졌습니다.
또한 GAA는 채널을 얇은 선 형태부터 가로로 긴 직사각형 형태 등 반도체 목적에 따라 구성할 수 있 설계 유연성이 우수하고, 기존 핀펫 공정과 호환성도 좋아 차세대 공정의 핵심 기술로 간주되고 있습니다. 그중에서 가로로 긴 직사각형 모양 채널을 가진 구조를 삼성전자에서는 MBCFET(Multi Bridge Channel FET), 인텔은 RibbonFET이라고 부르고 있습니다.
▲ 좌: 일반적인 GAA 구조 / 우: 삼성 MBCFET에서 쓰는 나노시트 구조. (이미지 출처: 삼성전자)
▲ MBCFET을 수직 적층한 구조 (이미지 출처: 삼성전자)
▲ 인텔 RibbonFET을 현미경으로 확대한 사진 (이미지 출처: 인텔)
▲ 트랜지스터 구조 한 장 요약 (이미지 출처: 삼성전자)
▲ 노광 공정 요약 자료 (이미지 출처: 삼성전자)
트랜지스터 설계가 되었다면 본격적으로 웨이퍼에 회로를 새겨 넣어야겠죠. 웨이퍼에 회로를 새겨 넣는 작업, 이를 포토 공정 혹은 노광 공정(Photo-Lithography)이라고 합니다. 이후 현상, 식각 등 추가적인 공정이 들어가야 회로가 완성되지만, 여기서는 노광 공정만 다뤄보겠습니다.
노광 공정은 웨이퍼에 빛을 노출시켜 설계한 회로를 그리게 됩니다. 미세하게 회로를 새기기 위해선 애초에 파장 길이가 짧은 빛을 이용하는 것이 유리합니다. 여기서 쓰이는 빛은 크립톤(Kr)을 활용해 248 nm 파장 길이를 가진 KrF 광원과 아르곤(Ar)을 활용해 193 nm 파장 길이를 가진 ArF 광원이 있습니다. 이러한 KrF 및 ArF 광원을 DUV(심자외선, Deep Ultra Violet)라고 합니다.
▲ 노광 작업에서 쓰는 DUV 및 EUV 광원의 파장 길이 (이미지 출처: 삼성전자)
193 nm 파장 길이는 오늘날 반도체에 쓰이기엔 너무 긴 파장으로 보이지만, 빛의 굴절을 이용하고 회로 부분 부분을 따로 새기는 등 여러 기술을 이용해 10 nm 수준까지 DUV 공정을 이용하는 것이 가능했습니다. 물론 10 nm 이하 7 nm, 5 nm 같은 공정을 구현하는 것이 가능은 했지만, 제조 단가의 기하급수적인 상승 및 반도체 품질 저 등 여러 단점이 있었습니다.
결국 근본적으로 광원의 파장 길이를 줄이는 것이 필요했죠. 그래서 이 DUV에서 발전한 EUV(극자외선, Extreme Ultra Violet)가 등장했습니다. EUV는 13.5 nm의 매우 짧은 파장을 가진 광원입니다. 이를 통해 DUV로는 어려웠던 5 nm, 3 nm, 2 nm와 같은 미세 공정 달성이 가능했죠.
이 노광 장비를 공급하는 ASML은 7 nm 공정을 DUV 만으로 구현하기 위해선 54번 노광 작업이 필요한 반면, EUV를 통해선 EUV 9번에 DUV 19번, 총 28번 노광 작업으로 구현이 가능하다고 설명했습니다. 삼성전자도 기존 ArF 광원 대비 EUV가 더 정밀하게 회로를 새길 수 있다고 설명했죠. 이렇게 EUV는 노광 작업을 덜하는데 더 좋은 결과물을 뽑을 수 있어, 생산성 향상 및 제조 비용 감소 등의 이점이 있습니다.
▲ DUV는 미세 공정을 위해 여러번 나눠 노광하지만 EUV는 한 번으로 충분하다. (이미지 출처: 삼성전자)
▲ ArF 광원과 EUV의 노광 결과물 차이. (이미지: 삼성전자)
▲ 54번 노광이 필요한 DUV 대비 EUV를 활용하면 노광 횟수가 줄어들고 생산 비용이 12% 감소한다. (이미지 출처: ASML)
▲ EUV를 통해 생산 비용 12% 감소, 수율 9% 증가, 생산 기간 6개월 단축의 성과를 거뒀다. (이미지 출처: ASML)
▲ 인텔 공정 로드맵. (이미지 출처: 인텔)
이렇게 GAA, EUV 등 새로운 기술 혁신을 통해 반도체 공정은 계속해서 발전해 왔습니다. 그렇지만 트랜지스터 크기가 작아지면 작아질수록 저항 증가, 누설 전류 증가, 각 트랜지스터 사이 간섭 등의 문제를 완화하는데 그칠뿐, 근본적인 물리적 한계를 해결하지는 못했습니다. 이 과정에서 때문에 공정 미세화가 오히려 높은 소비전력과 발열 증가라는 역효과를 가져온 경우도 있죠.
그럼에도 TSMC/삼성/인텔은 3 nm, 2 nm는 물론 나노미터(nm)보다 작은 단위인 옹스트롬(Å, Ångström) 공정 로드맵을 발표하곤 합니다. 하지만 이러한 공정 명칭은 사실 마케팅 용어에 더 가깝습니다. 초기 평판 트랜지스터 시절에는 반도체 공정 명칭을 채널 길이와 동일하거나 유사하게 했습니다. 그렇지만 FinFET 및 GAA 기술로 트랜지스터 구조가 발전하면서 이 채널 길이만으로 공정 명칭을 붙이는 것이 어려워졌고, 공정 명칭에 대한 기준도 모호해지며 대신 브랜드, 세대(Generation)의 성격이 강해졌습니다.
▲ 이미지 출처: WikiChip
위 자료를 보면 7 nm, 3 nm 같은 첨단 미세 공정으로 보이지만, 실제 공정에 적용된 트랜지스터 크기는 공정 명칭과는 큰 괴리가 있는 것을 볼 수 있습니다. 요즈음은 공정 명칭이 곧 트랜지스터 크기를 의미하지 않게 되었습니다.
물리적 이슈로 반도체 공정의 한계가 거론되는 상황에서 반도체 업계는 새로운 돌파구를 찾아야만 했습니다. 지금 방식이 아닌 다른 방식으로 반도체 성능 향상을 이끌어내면서도 소비 전력, 발열, 면적을 최적화 및 감소할 방안을 말이죠. 그리고 이 지점에서 이제는 반도체 공정의 핵심 공정으로 떠오른 패키징 공정 혁신이 진행되고 있습니다.
▲ 첨단 패키징 기술이 적용된 AMD 3D V-캐시 (이미지 출처: AMD)
패키징은 반도체를 최종적으로 완성하는 후공정 중 하나로서, PCB에 반도체 칩을 탑재해 연결하고, 또 보호하는 역할을 합니다. 이전에는 이 패키징 공정을 이렇게까지 중요하게 여기진 않았는데요. 이 패키징 공정이 이제는 반도체 혁신 기술의 핵심으로 주목받고 있습니다.
사실 이 첨단 패키징 기술은 이미 널리 쓰이고 있습니다. 대표적으로 AMD V-캐시 기술을 활용한 라이젠 X3D CPU, 각종 서버 GPU가 그 예시이죠. 인텔도 사파이어 래피즈(Sappire Rapids)와 메테오레이크(Meteor Lake)를 통해 새로운 패키징 기술을 적용해 시장에 선보였거나 선보일 예정입니다.
패키징 기술은 기존 공정 발전으로는 어려웠던 트랜지스터 밀도 향상과 더불어, 기능별로 칩을 쪼개 설계 유연화와 가격 하락이라는 여러 이점을 얻을 수 있습니다. 이 패키징 기술에서 복수의 반도체 칩을 빠르고 효율적으로 연결하는 것이 핵심입니다. 여러 개의 칩이 마치 하나의 칩인 것처럼 작동하는 것이죠. 여기서 각 칩의 연결을 얼마나 효율적이고 고속으로 하는지가 기술력의 관건입니다. 이러한 패키징 기술은 크게 2D, 2.5D, 3D 패키징으로 기술 종류가 나뉩니다.
2D 패키징은 MCM(Multi-Chip-Module) 구조로 잘 알려져 있는데요. 이름에서 알 수 있다시피 평면에 여러 개 칩을 탑재, 서로 연결하는 기술입니다. AMD 라이젠 CPU에 적용된 칩렛(Chiplet) 구조가 여기에 속하죠. 2D 구조는 1개 단일 칩에서 모든 기능을 구현하는 모놀리식(Monolithic)에서 다이 면적, 비용 등의 한계를 극복할 수 있게 발전했습니다.
▲ 모놀리식 구조와 MCM 구조의 차이 (이미지 출처: 인텔)
패키징에 첨단 기술이 본격적으로 적용되는 2.5D 패키징은 반도체 칩과 PCB를 중간에서 연결해 주는 고속 인터포저(interposer)를 활용한 것이 특징입니다. 3D처럼 수직으로 적층한 것은 아니지만, 3D에 못지않은 성능과 효율을 보여준다고 하여 2.5D라고 부르고 있습니다. TSMC CoWoS(Chip on Wafer on Substrate), 인텔 EMIB(Embedded Multi-die Interconnect Bridge), 인텔 FDI(Foveros Die Interconnet), 삼성 H-Cube 등 여러 기술이 있죠.
▲ 2.5D 패키징 기술 도식도 (이미지 출처: 삼성전자)
▲ 순서대로 MCM, 인터포저 활용, EMIB 기술의 도식도 (이미지 출처: 인텔)
3D 패키징은 여러 개 칩을 평면상에서 확장 및 연결에 그치지 않고, 수직으로 적층 시키는 것이 핵심입니다. HBM 메모리, AMD 3D V-캐시, 인텔 Foveros, 삼성 X-Cube 같은 예시가 있습니다. 최종적으로는 2.5D 평면 구조 확장을 넘어 수직 적층을 통해 더욱더 고밀도 반도체가 앞으로 나올 것으로 기대됩니다.
▲ 3D 패키징 기술이 적용된 AMD 3D V-캐시 (이미지 출처: AMD)
이렇게 평면에서 혹은 수직으로 여러 개 칩을 고속으로 연결해 기존 공정 미세화 한계를 뛰어넘어 동일 면적에 더 많은 트랜지스터를 탑재하고 전력 효율을 높이고 있습니다. 때문에 이제는 기존 반도체 공정의 핵심 요소가 PPA(전력, 성능, 면적)에서 패키지(Package)가 추가된 PPAP가 되었죠.
▲ 이미지 출처: 삼성전자
이번 칼럼에서는 반도체 공정에 관해 간략하게 훑어봤습니다. 반도체 공정 미세화만으로 전력 소모 감소, 성능 향상, 규모의 경제를 통한 단가 하락까지 노릴 수 있어 많은 기업이 이 공정 미세화에 많은 노력을 기울였습니다. 그 결과 FinFET과 GAA를 비롯한 트랜지스터 구조 개선부터, EUV를 비롯한 제조 공정 혁신 그리고 이제는 여러 칩을 연결하는 패키징 기술 발전까지 오게 되었습니다.
반도체 공정 미세화의 한계가 거론되는 상황에서 패키징 기술을 통해 반도체 업계는 다시 한번 트랜지스터 밀도가 2년마다 두 배가 된다는 무어의 법칙이 아직 끝나지 않았다는 것을 다시금 증명하고 있습니다. 패키징 기술을 통해 하나의 반도체 패키지에서 여러 칩을 이어붙이고, 수직으로 적층하며 공정 미세화만으론 어려워 보였던 개선이 보이고 있습니다.
지금의 이 패키징 기술에도 결국 한계에 부딪히게 되어 결국 반도체 발전의 종착점이 보일지 혹은 양자 컴퓨팅 같은 또 다른 혁신으로 반도체 성능 향상이 이어질지 앞으로 관련 업계 동향을 관심 있게 지켜보면 좋을 것 같습니다.
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