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삼성의 6nm, 5nm, 4nm 공정은 7nm 개선 : 3nm 더 이상 사용되지 않는 FinFET

Wormhole

7 18613 2 2019.10.20 13:56

오역이 있을 수 있으니 자세한 건 원문을 참고하시기 바라며 오역과 중복 글일 경우 지적해주시면 감사하겠습니다. 삼성의 6nm, 5nm, 4nm 공정은 7nm 개선 : 3nm 더 이상 사용되지 않는 FinFET 여러 곳에서 7nm 공정의 제품이 나오고 있으며 인텔의 10nm 프로세서는 마침내 시장에 출시되었지만 웨이퍼 대기업들에게는 공정 경쟁이 점점 더 복잡해지고 있습니다. 며칠 전 기술 교류 행사에서 삼성은 미래 노드 프로세스의 세부 사항을 수정했습니다. 삼성은 EUV 이후 3nm 노드에서 GAA MCFET (멀티 브리지 채널 FET) 프로세스를 시작할 것이라고 밝혔습니다FinFET의 한계로 인해 5nm 노드 이후에 교체될 것으로 예상됩니다. 실제로 삼성의 5nm는 7nm LPP의 개선에 불과해 2세대 EUV를 도입한 세대로 볼 수 있습니다7nm LPP 이후에는 6nm LPP, 5nm LPE 및 4nm LPE 등 3가지 세대의 버전이 있습니다. 삼성 6LPP는 연초 로드맵에 비해 SDB를 도입하여 밀도를 1.18배 향상시켰습니다다른 변경 사항은 로드맵에 4LPE만 남기고 4LPP 노드를 제거하는 것입니다마지막으로 삼성은 3개의 GAAE와 3개의 GAAP를 3개의 GAE와 3개의 GAP로 이름을 변경했습니다. 5nm LPE는 7nm LPP 트랜지스터와 SRAM을 사용하지만 성능은 11% 향상되며 UHD의 밀도는 130MTr / mm2에 가까워 인텔 10nm 및 TSMC 7nm를 넘어선 것은 이번이 처음입니다2021년에 출시되는 4nm LPE에서 삼성은 TSMC 5nm에 가까운 137MTr / mm2의 밀도를 달성할 수 있습니다. <img src="https://img2.quasarzone.co.kr/web/editor/1910/1910obj___2025829946.jpg" title="d892953ff3acd8331f8710d413a7b472_1571547080_5187.jpg" style="max-width:100%; height:auto;"> <img src="https://img2.quasarzone.co.kr/web/editor/1910/1910obj___30502254.jpg" title="d892953ff3acd8331f8710d413a7b472_1571547082_517.jpg" style="max-width:100%; height:auto;"> <img src="https://img2.quasarzone.co.kr/web/editor/1910/1910obj___1309633865.png" title="d892953ff3acd8331f8710d413a7b472_1571547085_8369.png" style="max-width:100%; height:auto;"> 출처: <a href="http://news.mydrivers.com/1/652/652634.htm">http://news.mydrivers.com/1/652/652634.htm</a>

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