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인텔, 세 가지 최첨단 패키징 기술 발표

QM지름

16 8095 10 2019.07.11 16:49

퀘이사존의 창작 콘텐츠가 아닌 해외 IT 매체 탐스하드웨어의 단순 번역본 뉴스입니다.       <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1907/1907___1481588180.jpg" title="90643fdf5fd1982b8747714d500b30fd_1562830252_0354.JPG" style="max-width:100%; height:auto;">  Intel은 SEMICON West에서 Co-EMIB, Omni-Directional Interconnect (ODI) 및 Multi-Die I / O (MDIO)의 세 가지 새로운 패키징 기술을 발표했습니다. 이러한 새로운 기술은 여러 개의 다이를 하나의 프로세서로 결합하여 대규모 설계를 가능하게 합니다. 인텔의 2.5D EMIB 및 3D Foveros 기술을 기반으로 하는 이 기술은 이기종 패키지에 거의 단일 전력 및 성능을 제공하는 것을 목표로 합니다. 데이터 센터의 경우 단일 다이의 다이 크기 제한을 훨씬 초과하는 플랫폼 범위를 구현할 수 있습니다.  <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1907/1907___256558729.png" title="90643fdf5fd1982b8747714d500b30fd_1562830340_2054.png" style="max-width:100%; height:auto;"> 패키징 혁신은 Broadwell-Y에서 보았듯이 더 큰 배터리를 사용할 수 있는 더 작은 패키지로 이어질 수 있습니다. 유사한 보드 크기 감소는 인터 포저를 사용하여 고 대역폭 메모리 (HBM)를 통합함으로써 실현되었습니다. 업계가 칩렛 빌딩 블록을 사용하는 이기종 디자인 패러다임으로 갈수록 플랫폼 레벨 인터커넥트는 중요성이 커졌습니다. EMIB 인텔은 2017 년 이래로 인터 포저 (interposers)의 저가형 대안인 EMIB (Embedded Multi-die Interconnect Bridge)를 출하했으며 주류 칩에 이 칩렛 전략을 도입할 계획입니다. 즉, EMIB는 두 개의 칩 사이에 고속 경로를 가능하게 하는 실리콘 브리지입니다. 브리지는 두 개의 인접한 다이 사이의 패키지 안에 내장되어 있습니다. 레티클 크기 (832mm2) 이상인 인터 포저에 비해 EMIB는 크기가 작기 때문에 (저렴한 실리콘) 실리콘 조각입니다. 이것은 일반적으로 AMD의 Infinity Fabric과 같은 멀티 칩 패키지 (MCP)에 사용되는 표준 패키지 트레이스와 비교하여 인터 포저와 동일한 대역폭 및 비트 당 에너지 이점을 제공합니다. (어느 정도까지는 PCH가 별도의 다이이기 때문에 실제로 칩렛은 오랫동안 사용되어 왔습니다.)  EMIB의 또 다른 이점은 칩의 각 기능 또는 IP 블록을 가장 적합한 공정 기술로 구현하여 비용을 줄이고 소형 다이를 사용하여 수율을 향상시킬 수 있다는 점입니다. EMIB는 설계자가 각 시점에서 사용 가능한 최상의 칩렛을 사용하여 칩렛 라이브러리에서 칩을 제작할 수 있도록 함으로써 IP 개발 및 통합을 분리하는 것과 같은 몇 가지 다른 이점을 제공합니다. 인텔은 현재 Stratix 10, Agilex FPGA 및 Kaby Lake-G에서 EMIB를 사용하고 있으며 로드맵에 대한이 기술에 대한보다 광범위한 계획을 가지고 있습니다.    Foveros <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1907/1907___448612192.jpg" title="90643fdf5fd1982b8747714d500b30fd_1562830512_0315.JPG" style="max-width:100%; height:auto;">  작년 아키텍처 날에 인텔은 Lakefield에서 사용할 3D Foveros 기술을 설명하면서 한발 더 나아갔습니다. 요약하자면, TSV (through-silicon vias)를 사용하여 여러 층의 실리콘을 서로 쌓아 올리는 활성 인터 포저입니다. 인텔은 상대적 비용을 논의하지는 않았지만 EMIB보다 낮은 전력 및 높은 대역폭을 제공합니다.  Lakefield에서 Foveros는 4개의 Tremont 및 Sunny Cove 코어가 있는 10nm 연산 다이에 22FFL의 기본 다이 (전원 전달 및 PCH 기능 제공)를 연결하는 데 사용됩니다. 5월에 이 회사는 EMIB와 Foveros를 함께 사용하여 하나의 패키지에 많은 칩을 포함한 방대한 패키지를 만드는 고급 개념 제품에 대한 비전을 꾸몄습니다. 인텔은 화요일 SEMICON West에서 인텔이 진행 중인 고급 패키징 기술 3종을 발표했습니다.  Co-EMIB  Co-EMIB는 위의 이질적인 데이터 중심 제품을 크게 현실화하는 기술입니다. 본질적으로 인텔은 여러 개의 3D 스택 Foveros 칩을 함께 연결하여 더 큰 시스템을 만들 수 있습니다.<img src="https://img2.quasarzone.co.kr/img/data/img/editor/1907/1907___534357570.jpg" title="90643fdf5fd1982b8747714d500b30fd_1562830710_5062.JPG" style="max-width:100%; height:auto;">  인텔은 4개의 Foveros 스택을 포함하는 개념 제품을 선보였습니다. 각 스택에는 TSV를 통해 기본 다이에 연결된 8 개의 작은 계산 칩렛이 있습니다. (그래서 Foveros의 역할은 chiplet을 단일 칩처럼 연결하는 것입니다.) 각 Foveros 스택은 두 개의 인접한 Foveros 스택과 함께 두 개의 (Co-) EMIB 링크를 통해 상호 연결됩니다. Co-EMIB는 HBM과 트랜시버를 연산 스택에 연결하는 데에도 사용됩니다.  분명히 단일 패키지에 여러 개의 전통적인 모노 리식 제품이 포함되어 있기 때문에 그러한 제품의 비용은 엄청날 것입니다. 이것이 인텔이 데이터 중심 콘셉트 제품으로 분류 한 이유 일 가능성이 높습니다. 클라우드 플레이어를 중심으로 추가 성능에 대한 대가로 비용을 절감할 수 있게 된 것입니다.  그 매력은 전체 패키지가 거의 모 놀리 식 성능과 상호 연결 전력을 제공한다는 것입니다. 또한 모 놀리 식 다이에 비해 Co-EMIB의 장점은 이기종 패키지가 각 IP를 고유 한 가장 적합한 프로세스 노드에서 모 놀리 식 크기 제한을 훨씬 초과할 수 있다는 것입니다. Murthy의 엔지니어링 책임자인 Fossos는 5 월의 Investor Meeting에서 작은 칩렛을 사용하여 Fossos가 2년 전에 새로운 공정 기술을 가로 채기를 허용할 것이라고 말했습니다.  <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1907/1907___191179342.png" title="90643fdf5fd1982b8747714d500b30fd_1562830814_6124.png" style="max-width:100%; height:auto;">  물론 EMIB는 패키지 내부의 다리이기 때문에 조립 과정의 시작 부분에 삽입되며, 그 다음에 Foveros 스택이 삽입됩니다. WikiChip은 두 개의 Foveros 스택을 연결하는 데 사용되는 Co-EMIB의 다이어그램을 제공합니다.   ODI <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1907/1907___2033741924.png" title="90643fdf5fd1982b8747714d500b30fd_1562830876_6755.png" style="max-width:100%; height:auto;">  Omni-Directional Interconnect (ODI)는 새로운 상호 연결입니다. 그것은 표준 MCP, EMIB 및 Foveros 외에 또 다른 유형의 멀티 칩 상호 연결입니다. 이름에서 알 수 있듯이 가로 및 세로 전송이 모두 허용됩니다. ODI TSV가 훨씬 더 크기 때문에 대역폭은 기존 TSV보다 높습니다. 이것은 패키지 기판으로부터 직접 전류 전도를 허용한다. 저항 및 대기 시간도 낮습니다. ODI는 기존 TSV보다 기본 다이에서 수직 채널 수가 훨씬 적습니다. 이를 통해 다이 영역을 최소화하고 능동 트랜지스터의 면적을 확보할 수 있습니다.   MDIO 마지막으로 MDI (Multi-Die I / O)는 Chiplet-Chiplet 통신을 위해 EMIB를 위한 표준화된 SiP PHY 레벨 인터페이스를 제공하는 Advanced Interconnect Bus (AIB)의 발전입니다. 작년에 인텔은 칩 레이블에 대한 로열티 없는 상호 연결 표준으로 AIB를 DARPA에 기부했습니다. MDIO는 핀 속도를 2Gbps에서 5.4Gbps로 높입니다. 면적 대역폭 밀도는 다소 증가했지만 주로 선형 대역폭 밀도가 큰 요인으로 증가했습니다. 인텔은 I / O 전압 스윙을 0.9V에서 0.5V로 줄이고 에너지 효율성을 향상시켰습니다. 인텔은 또한 TSMC가 최근 발표 한 LIPINCON과 비교했습니다.  <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1907/1907___1710413082.png" title="90643fdf5fd1982b8747714d500b30fd_1562831002_9024.png" style="max-width:100%; height:auto;">  핀 속도가 높을수록 더 빨라지는 것처럼 보이지만 반드시 그렇지는 않습니다. 속도가 높을수록 전력 소비량이 높아지는 경향이 있습니다. 상호 연결 옵션의 전체 스펙트럼으로 보는 것이 가장 좋습니다. 스펙트럼의 한쪽 끝에는 PCIe 4.0의 32Gbps와 같이 차선 속도가 높은 프로토콜(따라서 차선 수가 적습니다)이 있습니다. 반면, EMIB 및 HBM과 같은 기술은 핀당 데이터 전송률이 낮지만 일반적으로 상호 연결은 훨씬 더 많습니다. EMIB의 로드맵은 범프 피치를 축소하는 것으로 구성되며, 이는 더 많은 연결을 제공하므로 높은 차선 비율이 우선순위가 아닙니다.  심도 있는 논의 준비가 되면 이러한 기술은 이기종 및 데이터 중심 시대에 강력한 기능을 인텔에 제공합니다. 클라이언트 측에서는 고급 패키징의 장점으로 패키지 크기가 작고 전력 소비가 적습니다 (Lakefield의 경우 인텔은 2.6mW에서 10 배 SoC 대기전력 개선을 주장합니다). 데이터 센터에서 첨단 패키징은 단일 패키지에 매우 크고 강력한 플랫폼을 구축하는 데 도움이 되며, 성능, 대기 시간 및 전원 특성이 단일 다이가 얻을 수 있는 것과 유사합니다. 작은 칩 렛의 수율 우위와 칩셋 생태계의 확립도 주요한 동인입니다. 인텔은 통합 장치 제조업체 (IDM)로서 실리콘에서 아키텍처 및 플랫폼에 이르기까지 다른 회사에서 할 수 없었던 방식으로 IP 및 패키징을 광범위하게 공동 개발할 수 있다고 말합니다. Intel Assembly and Test Technology Development의 CVP인 Babak Sabi는 다음과 같이 말했습니다. "우리의 비전은 칩과 칩렛을 패키지 형태로 연결하여 모 놀리 식 SoC (system-on-chip)의 기능성과 일치시키는 리더십 기술을 개발하는 것입니다. 이기종 접근법은 IP 블록 및 프로세스 기술을 다양한 메모리 및 I / O 요소와 새로운 장치 폼 팩터로 혼합하고 일치시킬 수 있는 전례 없는 유연성을 칩 설계자에게 제공합니다. 인텔의 수직 통합 구조는 이기종 통합 시대에 이점을 제공하여 아키텍처, 프로세스 및 패키징을 공동 최적화하여 최고의 제품을 제공할 수 있는 탁월한 능력을 제공합니다. "  MDIO는 2020년 출시될 예정입니다. 인텔은 Foveros, 따라서 Co-EMIB를 Gran22 Rapids와 2022 년 초에 사용할 예정이라는 소문이 있습니다. Intel은 ODI의 일정을 지정하지 않았습니다.  원문 출처 <a href="https://www.tomshardware.com/news/intel-packaging-co-emib-odi-foveros-mdio,39840.html" target="_self">tomshardware</a><div> </div>

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