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삼성, 3nm GAA MBCFET PDK 버전 0.1을 발표합니다.

Railgun0

15 4464 5 2019.05.15 11:32

출처 : anandtech 번역기 돌린 거라 오역이 많습니다.  <img src="https://img2.quasarzone.co.kr/img/data/editor/1905/654781993_vW7Eq1ge_bc8d2a978ef38f40ad681904e9c5e3128b766eaa.jpg" title="3c3e1174b79cf89e71bf7f52c5b63282_1557887527_2828.jpg" style="max-width:100%; height:auto;">   그렇다면 7nm 이후, 6nm 이후, 5nm 이후, 4nm 이후는 어떻게 될까요? 그렇습니다. 3nm! 오늘 삼성 파운드리 포럼 행사에서 삼성은 첫 3nm 공정을 위한 제품 디자인 키트의 알파 버전이 이제 고객들을 위해 준비됐다고 발표했습니다. 
 
이번 발표를 특별하게 하는 것은 3nm가 FinFET을 대체할 차세대 GAA(Gate-All-Around) 기술을 도입하려는 교차점이라는 점입니다. 
 
FinFET를 넘어서: 모든 곳으로 이동합니다 
 
지난 10년간 논리 기반 프로세스 기술의 혁신의 주 동인은 FinFET입니다. 
 
FinFET는 표준 평면 트랜지스터와 비교하여 프로세스 노드가 감소함에 따라 성능 및 전압 스케일링을 개선하여 트랜지스터 한계의 부정적인 측면을 최소화했습니다. 
 
FinFET는 수직 방향으로 스케일링하여 트랜지스터 채널과 게이트 사이의 접점 영역을 늘림으로써 작동하므로 평면 설계에 비해 스위칭 시간이 단축되고 전류 밀도가 높아집니다. 
 
그러나 평면 트랜지스터와 마찬가지로 FinFET 트랜지스터도 프로세스 노드가 축소될 때 확장할 수 없는 지점에 도달합니다. 
 
확장하려면 채널과 게이트 사이의 접점 영역이 증가해야 하며, 이를 위한 방법은 GAA(Gate-All-All-Aound) 설계를 사용하는 것입니다. 
 
GAA는 트랜지스터의 치수를 조정하여 게이트가 상단 및 측면뿐만 아니라 채널 아래에도 있도록 합니다. 
 
이를 통해 GAA 설계는 트랜지스터를 가로가 아닌 수직으로 스택할 수 있습니다. 
 <img src="https://img2.quasarzone.co.kr/img/data/editor/1905/654781993_dc9mUEMx_e20150d94162df677cd05675489e6a5596c1d6a9.png" title="3c3e1174b79cf89e71bf7f52c5b63282_1557888482_101.png" style="max-width:100%; height:auto;"> 
 
GAA 기반 FET은 다양한 폼 팩터로 제공될 수 있습니다. 
 
대부분의 연구는 나노와이어 기반의 GAAFET를 가리켰으며, 채널 폭이 작으며 채널을 최대한 작게 만들었습니다. 
 
이러한 유형의 GAAFET는 일반적으로 저전력 설계에 유용하지만 제조가 어렵습니다. 
 
다른 구현에서는 채널을 수평 시트처럼 만들고, 채널의 볼륨을 증가시켜 성능과 확장에 대한 이점을 제공합니다. 
 
이 나노시트 기반의 GAAFET는 삼성이 Multi-Bridge Channel FET 즉 MBCFET라고 부르는 것으로, 이 회사의 상표명이 될 것입니다. 
 
평면 트랜지스터가 약 22nm/16nm까지 확장된 경우, FinFET은 22nm/14nm에서 5nm 및 4nm로 내려갈 때 이상적입니다. 
 
삼성은 FinFET을 전면 대체하면서 3nm 디자인에 나노시트 기반의 GGAFET를 도입할 계획입니다. 
 
3nm 구축 : PDKs 
 
반도체 회사가 주어진 공정에서 새로운 칩을 설계 할 때 필요한 도구 중 하나는 파운드리의 디자인 키트로 사용할 계획입니다. 
 
예를 들어 현재 14nm 칩에 Arm 칩을 제작하고있는 사람들은 ARM을 불러 삼성이나 TSMC 또는 GlobalFoundries 용 Cortex-A55 디자인 키트를 요청했습니다. 
 
14nm의 경우,이 디자인 키트는 매우 성숙하고 Arm은 고주파수 또는 저전력 최적화를 원한다면 다른 버전을 제공 할 가능성이 높습니다. <img src="https://img2.quasarzone.co.kr/img/data/editor/1905/654781993_GrjITdNe_0f17a376eed9ab1cfb9ff604f564ab85f399a84a.jpg" title="3c3e1174b79cf89e71bf7f52c5b63282_1557888500_4207.jpg" style="max-width:100%; height:auto;"> 
 
그러나 프로세스 기술이 새로운 경우 이러한 제품 디자인 키트 (PDK)의 초기 알파 및 베타 버전을 사용할 수 있습니다. 
 
PDK에는 프로세스 및 전력 및 성능을 최적화하는 데 사용되는 최적화에 대한 디자인 규칙이 포함되어 있습니다. 
 
일반적으로 파운드리는 더 많은 칩이 생산되고 더 많은 변형이 테스트되어 고객이 최고의 칩을 만들 수 있도록 PDK를 업데이트합니다. 
 
MBCFET을 사용한 뉘앙스 
 
삼성 전자의 보도 자료에 특별히 언급되지 않은 MCBFET의 특징 중 하나는 나노 시트 기반 FET가 매우 맞춤 설정할 수 있다는 점입니다. 
 
나노 시트의 폭은 전력 및 성능 특성을 정의 할 때 중요한 척도입니다 : 폭이 높을수록 (높은 전력에서) 성능이 높아집니다. 
 
삼성은 자사의 PDK에 동일한 칩 설계 내에서 공동 최적화를 제공하기 위해 네 가지 다른 나노 시트 폭을 포함시켰습니다. 
 
저전력에 초점을 맞춘 트랜지스터 설계는 더 작은 나노 시트를 사용할 수있는 반면, 고성능을 요구하는 로직은 더 넓은 시트로 갈 수 있지만 궁극적으로는 그것은 지속적인 규모입니다. 
 
대조적으로, FinFET은 주어진 핀 수에 대해 공정 노드 설계 내에서 하나의 전력 / 주파수 설계 포인트만을 가지며, 가능한 개별 프로파일을 생성합니다. 
 <img src="https://img2.quasarzone.co.kr/img/data/editor/1905/654781993_iUSChTPx_be8a38130ef3b5ae3bdf6c6510afb2a77bca81dd.png" title="3c3e1174b79cf89e71bf7f52c5b63282_1557888509_8744.png" style="max-width:100%; height:auto;"> 
 
삼성 전자는 자사의 3GAE 디자인은 시트 너비 설계에 관계없이 4nm 제품군 설계에서 직접 IP 포팅을 허용 할 것이라고 밝혔습니다. 
 
3GAE와 4LPP는 동일한 BEOL 디자인 룰을 공유하므로이를 가능하게합니다. 
 <img src="https://img2.quasarzone.co.kr/img/data/editor/1905/654781993_82ZCDqeN_ecb7338e0e778c9d4f04980c47ffbc2193f0ac94.png" title="3c3e1174b79cf89e71bf7f52c5b63282_1557888518_1251.png" style="max-width:100%; height:auto;"> 
 
Samsung, 3nm GAA MBCFET PDK, 버전 0.1 발표 
오늘 발표는 삼성이 MBCFET을 사용하는 1 세대 3 나노 공정을위한 PDK의 첫 번째 알파 버전을 제공한다는 것입니다. 
 
삼성은이 프로세스를 '3GAE'프로세스라고 부르며,이 알파 버전을 통해 파트너는 3GAE 프로세스에 대한 새로운 디자인 규칙 중 일부를 파악할 수 있습니다. 
 
삼성은 첫 번째 3GAE 프로세스를 통해 많은 약속을하고 있습니다. 
 
헤드 라인 중 하나는 작동 전압을 0.75 볼트에서 0.70 볼트로 낮추는 것이고 이는 전원 공급 단계에서 좋은 단계입니다. 
 
삼성 전자가 발표하는 헤드 라인 PPA 값도 인상적입니다. 
 
7nm에 비해 3GAE는 1.35x 성능, 0.5x 전력, 0.65x 다이 영역을 제공 할 것입니다. <img src="https://img2.quasarzone.co.kr/img/data/editor/1905/654781993_ASF5OiYj_84fbc457c4b50e36be36e9a182a2855183d25cdf.jpg" title="3c3e1174b79cf89e71bf7f52c5b63282_1557888526_7227.jpg" style="max-width:100%; height:auto;"> 
 
삼성은 이러한 성능 수치는 빈도가 중요한 경로의 경우 더 큰 너비 셀을 사용하고 전력 절감이 중요한 비 핵심 경로의 경우 더 작은 너비 셀을 사용하는 것을 기반으로합니다. 
 
기술적으로 가장 넓은 셀의 Fmax는 1.5x로 표시되고 Fmax의 전력은 0.6x입니다. iso 성능의 전력은 0.5x 값의 출처입니다. 
 
일부는 이를 전망하기 위해 : 삼성은 3GAE 프로세스가 2020 년에 첫 번째 고객 테이프 아웃을 제공 할 것으로 기대하고 있으며, 2020 년 말에 리스크가 생산되고 2021 년 말에 대량 생산이 이루어질 것으로 예상됩니다. 
 
3GAE를 넘어, 삼성은 이미 2 세대 3nm 공정이 고성능 동작에 중점을두고 3GAP로 명명 될 것이라고 설명했습니다. 
 
3GAP 프로세스는 삼성이 3GAE에서 배운 것을 활용하여 최적화에 초점을 맞출 것입니다. 
 
3GAE는 2022 년에 대량 생산을 목표로 2021 년에 리스크 생산에 들어갈 것입니다. 
 
PDK 툴 및 EDA 파트너 
 
관심있는 사람들을 위해 PDK 도구에는 SPICE, DRC, LVS, PEX, P-Cell, 채우기 덱 및 P & R Techfile이 포함됩니다. 
 
EDA 파트너는 Cadence, Mentor 및 Synopsis를 포함합니다.

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