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AMD, Chiplet, 3D Stacked Memory 및 무어의 법칙 이동의 미래

Railgun0

3 8260 1 2019.03.15 23:16

출처 : overclock3d 번역기 돌린 거라 오역이 많습니다. <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1903/1903___1425423700.jpg" title="ab7a34b88b4a0b8f0f8a7dfee639f624_1552659356_7114.jpg" style="max-width:100%; height:auto;">  무어의 법칙은 죽었다. 이 사실을 부인하는 것은 어렵습니다. 새로운 최첨단 프로세스 노드로의 전환은 각 세대마다 더 오래 걸립니다. 이러한 변화는 종종 새로운 경쟁자가 시장에서 스스로 벗어나는 결과를 낳습니다. 최첨단 실리콘은 값 비싸고 잘려나가는 사업입니다.  
 
Globalfoundries는 7nm로 이전하면서 TSMC와 삼성을 칩 제조 분야의 세계 리더로 남겨두고 첨단 실리콘 경쟁에서 벗어나야했습니다. 그렇습니다. Intel도 있습니다.하지만 제 3 자 하드웨어를 만드는 데 관심이 없다는 점을 고려하면 가치가 있습니다.    
 
무어의 법칙 (Moore 's Law)에 대한 소위 "속도 저하"를 막기 위해 제품 설계자는 아키텍처 진보 및 멀티 칩 기술을 기반으로 이전보다 더 현명하게 생각해야합니다. 오늘날 제품 디자인은 그 어느 때보 다 중요해졌지만 미래의 칩을 진정으로 확장하려면 함께 작업하고 더 큰 전체를 형성해야합니다.  
 
Rice Oil and Gas HPC Conference에서 AMD의 Forrest Norrod는 "HPC를위한 발전 시스템 설계 : 차세대 CPU 및 가속기 기술"이라는 주제로 AMD의 미래 하드웨어 설계에 대해 논의했습니다.  
 
이 이야기에서 Norrod는 EPYC에서 멀티 칩 접근 방식이 필요한 이유와 Chiplet 기반 방식이 2 세대 EPYC 프로세서와 함께 앞으로 나아갈 수있는 방법이라고 설명했습니다. 또한 3D 패키징 기술을 간략히 언급하면서 HBM2를 넘어서는 것으로 보이는 메모리 기술을 지적했습니다.   <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1903/1903___697851042.jpg" title="ab7a34b88b4a0b8f0f8a7dfee639f624_1552659367_8531.jpg" style="max-width:100%; height:auto;">  모놀리 식 다이는 장점을 가지지 만 상황이 바뀌어야하는 이유는 분명합니다. 더 많은 트랜지스터와 향상된 성능을 가진 제품을 만들기 위해 노드 전환에만 의존 할 수는 없습니다. 간단히 말해, 특정 크기 이상으로 칩을 확장 할 수 없으며 대형 칩의 비용 때문에 고객이 받아들이기 어려운 상황이 됩니다. 
 
업계에서는 높은 실리콘 생산량과 낮은 제품 가격을 제공하면서 성능을 향상시키기 위해 제품을 확장하는 방법이 필요했습니다. 이것은 AMD의 MCM (Multi-Chip-Module) 설계가 시작된 이래로 회사의 1 세대 EPYC 프로세서가 4 개의 상호 연결된 8 코어 프로세서를 사용하여 32 코어 및 64 스레드까지 확장 할 수있게합니다.    <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1903/1903___141805490.jpg" title="ab7a34b88b4a0b8f0f8a7dfee639f624_1552659608_1342.jpg" style="max-width:100%; height:auto;">  앞으로 AMD는 한 걸음 더 나아갈 계획입니다. 4 개의 동일한 칩을 병합하는 대신 특정 작업을 위해 명시 적으로 설계된 여러 개의 칩을 설계하는 것이 어떻습니까? 이를 통해 AMD의 2 세대 EPYC 및 3 세대 Ryzen 제품은 확장 성이 향상되고 각 실리콘 조각을 최적화하여 최적의 대기 시간 및 전력 특성을 제공 할 수 있습니다.  
 
AMD의 Zen 2 아키텍처는 첨단 디자인 기법과 프로세서 "칩렛 (chiplets)"을 사용하여 최첨단 7nm 및 저렴한 14nm 공정 노드를 사용하여 소형, 고 수율 칩을 사용하여 이전 제품보다 훨씬 확장 할 수 있도록 설계되었습니다. 이 최첨단 디자인을 통해 AMD는 탁월한 성능 수준과 합리적인 가격을 데스크톱 및 기업 고객 모두에게 제공하고자합니다.   <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1903/1903___2066240864.jpg" title="ab7a34b88b4a0b8f0f8a7dfee639f624_1552659701_2273.jpg" style="max-width:100%; height:auto;">  AMD 슬라이드의 가장 흥미로운 부분은 "On-Die 3D Stacked Memory"를 명시 적으로 언급하는 "메모리 혁신"입니다. 이 기능은 "개발 중"이며 출시 예정 제품에는 기대해서는 안되지만 AMD가 진정으로 입체적인 칩 설계를 갖춘 미래를 겨냥합니다.  
 
많은면에서 AMD의 On-die 스택 메모리는 인텔의 Forveros 기술에 대해 생각하게합니다.하지만 AMD가 제공 한 정보가 충분하지 않다면 이 기술에 대한 확고한 결론을 내릴 수 없습니다. 미래의 AMD 칩이 미래의 CPU가 죽을 때 많은 양의 저 대기 시간 메모리를 제공해야할까요?  <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1903/1903___1357977151.jpg" title="ab7a34b88b4a0b8f0f8a7dfee639f624_1552659787_84.jpg" style="max-width:100%; height:auto;">  AMD는 선 (禅) 2 기반 제품을 통해 인텔에 고속 인터커넥트를 고객에게 제공하기 전에 PCIe 4.0을 대중에게 제공 할 계획이다. 그럼에도 불구하고 AMD는 제품 상호 연결성의 미래를 열망하고 있습니다.  
 
아래 슬라이드에서 AMD는 CCIX 및 GenZ 지원이 "곧 출시 될 예정"이라고 언급하면서 회사의 Zen 2 제품이 이러한 새로운 상호 연결 표준을 지원할 것이라고 암시합니다 (그러나 확인하지는 않음). 인텔은 이번 주 초에 CXL 연결 표준을 발표 했지만, AMD가 CCIX 및 GenZ 지원을 통해 이들을 구타했을 것으로 보인다.   <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1903/1903___1150564578.jpg" title="ab7a34b88b4a0b8f0f8a7dfee639f624_1552659850_422.jpg" style="max-width:100%; height:auto;">  AMD는 2019 년 중반에 세계 최초로 7nm 데이터 센터 CPU 인 EPYC "ROME"시리즈 프로세서를 출시 할 계획이다.이 CPU는 지난 세대 제품과 비교해 소켓 당 2 배의 성능을 제공하고 최대 4 배의 부동 소수점 성능 소켓 당 이전 세대의 제품.  
 
AMD는 최대 64 코어와 128 스레드, 1 사이클 당 명령어 수 (IPC) 및 PCIe 4.0을 통해 차세대 EPYC 프로세서가 데이터 센터 시장에 혁명을 일으켜 컴퓨팅 성장의 가장 큰 시장 중 하나 인 위치를 확보하기를 희망하고있다.  
 <img src="https://img2.quasarzone.co.kr/img/data/img/editor/1903/1903___902986328.jpg" title="ab7a34b88b4a0b8f0f8a7dfee639f624_1552659894_8257.jpg" style="max-width:100%; height:auto;">

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