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TSMC, 올해상반기에 첫 번째 5nm 칩 설계를 테이프아웃 디자인

루민

4 1189 4 2019.01.23 16:41

안녕하세요. 퀘이사존 회원 라온님입니다.번역본의 오역 및 의역이 있을 수 있으며 원문 참고 바랍니다.  출처 : digitimes 대만 반도체 제조 회사(TSMC)는 올해 사업 전망과 업계 전망에도 불구하고 2020년까지 새로운 5nm EUV 프로세스를 순조롭게 양산할 계획으로 7nm 미만 공정 기술 개발에 착수한 바 있습니다.  TSMC의 최고경영자 CC Wei는 최근 투자설명회에서 이 주조 공장이 2019년 상반기에 5nm 칩 설계를 테이프로 찍어낼 예정이라고 밝혔습니다. Wei에 따르면, TSMC는 EUV 리소그래피 기술을 통합한 5nm 공정을 2020년 상반기에 대량 생산으로 이전할 것이라고 합니다.  "현재 7nm를 사용하는 모든 어플리케이션은 5nm을 채택 할 것입니다. "HPC의 더 많은 응용 프로그램이 N5를 채택 할 것으로 기대합니다." TSMC는 자사의 5nm 공정을 N5라고 부르고, 7nm, 16nm, 28nm 공정과 마찬가지로 수명이 긴 노드로 간주한다. Wei는 TSMC의 7nm 칩 고객이 테이프 아웃의 수와 같은 세부 사항을 밝히지 않고 N5의 파운드리에 "모두"종사하고 있음을 밝혔다. Wei는 HPC 및 자동차 수요와 같은 애플리케이션을위한 더 많은 칩 설계가 진행됨에 따라 TSMC의 7nm 칩 클라이언트 포트폴리오가 "강해지고있다"고 언급했다. "N7의 고객 테이프 아웃 활동은 신중한 매크로 전망에도 불구하고 계속 강력 해졌습니다"라고 Wei는 말했습니다. TSMC 사는 AI 및 5G 관련 제품 설계에 대한 수요가 증가함에 따라 7nm 칩 매출이 2019 년 파운드리 총 웨이퍼 매출의 25 % 이상을 차지할 것으로 기대하고 있습니다. TSMC는 2 세대 7nm 통합 칩을 사용하여 대량 생산을 시작할 예정입니다 웨이 (Wei)에 따르면 2017 년 2 분기 EUV는 N7 +라고 불렀다. TSMC는 또한 올해 자본 비용의 80%를 이 주조 공장의 7nm, 5nm 및 3nm 공정 기술에 사용할 것이라고 발표했습니다.

루민

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